チップレットの歩留まり
チップレットの経済的な核心。一つの大きなダイではなく複数の小さなダイでプロセッサを作れば、欠陥が高価なチップ全体ではごく一部を駄目にするだけなので、歩留まりが大幅に向上する。
仕組みはこうだ。欠陥はウェハ上でランダムに生じるため、ダイに欠陥が含まれる確率は面積とともに急速に高まる。巨大なモノリシックチップは歩留まりが低く、失敗した一個一個が高価につく。設計を小さなチップレットに分ければ、各片が無欠陥である確率は上がり、欠陥品は安く捨てられる。さらにノードを混在させられる（高価なコアは先端ノード、安価なI/Oは旧世代）。これはAMDのRyzen/EPYC戦略の中核で、大型のモノリシックなインテル製ダイに対するコスト優位の大きな理由でもある。トレードオフは、優れたチップレット間インターコネクトと先端パッケージングが必要になることだ。ウェハ歩留まりやチップレット間インターコネクトとも関連する。