チップレット間インターコネクト
パッケージ内の複数のチップレット（別々のシリコンダイ）をつなぎ、一つのプロセッサとして動かす高速リンク。モノリシックなチップに比べてボトルネックにならないことが、チップレット設計の性能の鍵になる。
課題は、同じ基板上の二つのダイが、あたかも一つのチップであるかのような低レイテンシ・高帯域で通信しなければならないことだ。さもなければ利点は失われる。解決策には、AMDのInfinity Fabric（有機基板上の配線）、インテルのEMIB（基板に埋め込んだシリコンブリッジ）、TSMCのインターポーザ方式（CoWoS）がある。2022年のUCIeはダイ間リンクのオープンな業界標準で、異なるベンダーのチップレットを組み合わせられる市場を作ることを狙っている。重要な指標はビットあたりのエネルギーとmmあたりの帯域だ。これにより、高価なコアは3nm、安価なI/Oは6nmといったように、プロセスノードを混在させられる。