STA Analyse temporelle statique
Vérifier qu'une puce tient ses temps en calculant chaque chemin de la conception de façon mathématique, plutôt qu'en la simulant avec des données de test.
L'outil additionne les délais des cellules et des fils jusqu'à chaque point d'arrivée, compare le total au temps disponible et rapporte la marge — une marge négative signalant une violation. Sa force tient à son exhaustivité : une simulation ne contrôle que les chemins que ses données de test se trouvent à activer, alors que l'analyse les couvre tous, et il y en a des milliards. La passe s'effectue sur toutes les combinaisons de procédé, de tension et de température, et vérifie à la fois le setup et le hold.
La limite ne vient pas des mathématiques mais des données d'entrée. L'analyse a besoin qu'on lui décrive les horloges, les chemins qui ne sont jamais actifs et ceux qui ont le droit de prendre plusieurs cycles ; la cause de loin la plus fréquente d'un résultat faux est une déclaration erronée ou manquante — soit une vraie violation reste masquée, soit l'outil en fabrique mille imaginaires.