Tempo de setup e de hold
Os dois requisitos de temporização na entrada de um flip-flop: o dado precisa estar estável por um período antes da borda do clock e por outro depois dela. Violou qualquer um e há risco de metaestabilidade.
O ponto crucial é que as duas falhas se comportam de maneira totalmente diferente. Uma violação de setup significa que o sinal não chegou a tempo, o que depende do tamanho do período do clock — baixe a frequência e o problema some, exatamente o que acontece quando um processador não consegue manter a velocidade máxima. Uma violação de hold é o oposto: o dado mudou cedo demais depois da borda, e isso independe do período do clock — um clock mais lento não ajuda em nada. A correção é inserir atraso no caminho do dado. A consequência é que uma violação de hold que escapa para o silício não tem contorno — o chip simplesmente está quebrado. A análise estática de temporização verifica ambas em todos os cantos de processo, tensão e temperatura.