Clock domain crossing CDC
Um sinal que atravessa duas partes de um circuito controladas por clocks independentes. Uma das poucas classes de bug que nunca aparece numa simulação comum.
Como as bordas dos clocks não têm relação fixa entre si, o flip-flop receptor cedo ou tarde será amostrado bem no momento em que sua entrada muda, violando seus tempos de setup e hold e entrando em metaestabilidade. Para um único bit, um sincronizador de dois flip-flops em série já resolve. Para vários bits ao mesmo tempo isso não ajuda em nada — bits diferentes podem cair em lados diferentes da borda, de modo que o receptor enxerga um valor que nunca existiu — e é preciso fazer handshake ou usar uma FIFO assíncrona com ponteiros codificados em Gray, nos quais só um bit muda por vez. Encontrar essas falhas exige análise estática dedicada, além de injeção aleatória de atraso.