Pętla synchronizacji fazowej (PLL)
Układ ze sprzężeniem zwrotnym, który zaczepia własny oscylator na częstotliwości i fazie sygnału wejściowego, dzięki czemu potrafi odzyskać zegar ze strumienia danych.
Wystarczą trzy elementy: detektor fazy porównujący wejście z lokalnym oscylatorem, filtr pętli wygładzający błąd oraz generator sterowany napięciem, który w odpowiedzi przyspiesza lub zwalnia. Zasadę opisał w 1932 roku Francuz Henri de Bellescize na potrzeby odbioru radiowego. Dziś PLL siedzą w każdym procesorze, radiu i kontrolerze dysku.
W dźwięku cyfrowym PLL wydobywa zegar próbkowania ze strumienia S/PDIF lub AES3, w którym zegar jest osadzony w danych. O wyniku decyduje szerokość pasma pętli: szeroka wiernie śledzi jitter nadajnika, wąska go odfiltrowuje, ale dłużej się synchronizuje. Dlatego zaawansowane przetworniki stosują dwie pętle szeregowo albo rezygnują i sięgają po ASRC.