Zaawansowane pakowanie układów
Techniki integrowania wielu chipletów na jednym podłożu lub układania ich w stos 3D. CoWoS (TSMC), Foveros (Intel), EMIB (Intel), SoIC (stosowanie 3D). Wąskie gardło produkcji chipów AI w latach 2024–2025.
CoWoS (Chip-on-Wafer-on-Substrate): krzemowy interposer między chipem a podłożem, połączenia o dużej gęstości. Używany w H100 i MI300X. Foveros: stosowanie 3D — Intel Meteor Lake. EMIB: krzemowy mostek między chipletami bez pełnego interposera (taniej). Moce CoWoS w TSMC wyprzedano na 2024 rok → podaż chipów AI Nvidii ograniczona nie krzemem, lecz pakowaniem. Eksplozja nakładów: TSMC inwestuje ponad 30 mld dolarów w nowe zakłady CoWoS. Nowocześnie: Chip-on-Substrate (CoS), spiekane stosowanie struktur, hybrid bonding. Przyszłość: zasilanie od strony tylnej (Intel 18A) to następna rewolucja w pakowaniu.