CPU-cache
Sneller maar kleiner geheugen vlak bij de CPU-kern — verbergt de latentie van meer dan 100 ns van het RAM door recent gebruikte data dichtbij te houden.
De hiërarchie: L1 (per kern, ~32 KB data + 32 KB instructies, 4 cycli latentie), L2 (per kern, ~1 MB, ~12 cycli), L3 (gedeeld tussen kernen, ~32 MB op een moderne desktop, ~40 cycli). Gebouwd op SRAM (6 transistors per bit, snel maar duur) tegenover DRAM in het werkgeheugen (1 transistor + condensator). Een cache miss naar RAM kost 200+ cycli — daarom maakt een “cachevriendelijke” datalayout (struct of arrays, aaneengesloten toegang) vaak een prestatieverschil van 5 tot 10 keer.