Latenza di interrupt
Il tempo che passa da quando un evento genera un interrupt a quando viene eseguita la prima istruzione del suo gestore.
La parte hardware è fissa e documentata: un Cortex-M3 o M4 impiega dodici cicli di clock, un Cortex-M0 sedici, e a quel punto il core ha già salvato i registri nello stack. Su un PC, con cache, pipeline profonde e un sistema operativo di mezzo, la stessa cosa si misura in microsecondi e varia enormemente.
A decidere davvero è il software. Ogni sezione critica con gli interrupt disabilitati, ogni gestore a priorità più alta già in esecuzione e ogni lettura di flash con wait state si aggiunge al totale. Per questo i fornitori di RTOS seri dichiarano il caso peggiore e non quello tipico, e la differenza tra il migliore e il peggiore, il jitter, conta spesso più della media. Un controllore di motore che risponde in 2 µs a volte e in 40 µs altre è più difficile da regolare di uno che impiega sempre 10.