HBM
RAM empilée verticalement, montée au plus près du GPU ou de l'accélérateur IA — une bande passante de l'ordre du téraoctet par seconde.
Norme JEDEC, première génération en 2013 (AMD Fury). 8 à 12 puces DRAM empilées sur une base logique, reliées par TSV (through-silicon vias), posées sur le même interposeur que la puce de calcul. La HBM3E (2024) atteint environ 1,2 To/s par pile. Elle équipe les Nvidia H100/H200/B200, les AMD MI300 et les TPU de Google. Un goulot d'étranglement industriel pour l'IA : SK Hynix domine, Samsung peine à rattraper son retard, Micron arrive troisième.