CoWoS
Chip-on-Wafer-on-Substrate — la technologie de packaging avancé 2,5D de TSMC. Plusieurs chiplets (un die GPU et des piles HBM) reposent sur un interposeur en silicium qui offre des interconnexions à très haute densité. Goulot d'étranglement de l'approvisionnement en puces d'IA en 2024-2025.
Équipe les Nvidia H100/B100/B200 et l'AMD MI300X. Taille de l'interposeur : 80 × 80 mm pour les plus récents, ce qui exige une lithographie avancée. Problème de capacité : la fab CoWoS de TSMC pouvait produire environ 10 à 15 000 wafers par mois en 2023 — tout était réservé par Nvidia. Extension à plus de 25 000 en 2024-2025. Coût : environ 5 000 $ et plus par puce assemblée, en plus du coût du die. Concurrents : Intel Foveros (3D), Samsung X-Cube. Enseignement pour la chaîne d'approvisionnement de l'IA : ce n'est pas la gravure du silicium qui bloque, c'est le packaging. TSMC construit deux nouvelles fabs CoWoS (30 milliards de dollars d'investissement) — le goulot devrait se desserrer à partir de 2026.