Tiempo de setup y hold
Los dos requisitos de tiempo en la entrada de un flip-flop: los datos deben permanecer estables un rato antes del flanco de reloj y un rato después. Si se incumple alguno, hay riesgo de metaestabilidad.
Lo decisivo es que los dos fallos se comportan de forma completamente distinta. Una violación de setup significa que la señal no llegó a tiempo, lo cual depende de cuán largo sea el periodo de reloj — bajar la frecuencia hace que el problema desaparezca, que es justo lo que ocurre cuando un procesador no puede sostener su velocidad máxima. Una violación de hold significa lo contrario, que los datos cambiaron demasiado pronto tras el flanco, y es independiente del periodo de reloj: un reloj más lento no ayuda en absoluto. La solución es insertar retardo en el camino de datos. La consecuencia es que una violación de hold que llega al silicio no se puede sortear — el chip está simplemente roto. El análisis estático de tiempos (STA) comprueba ambas en todas las esquinas de proceso, tensión y temperatura.