Cruce de dominios de reloj
Una señal que pasa entre dos partes de un chip gobernadas por relojes independientes. Una de las pocas clases de fallo que nunca aparece en una simulación normal.
Como los flancos de reloj no guardan relación fija entre sí, tarde o temprano el biestable receptor se muestreará justo cuando cambia su entrada, violando sus tiempos de setup y hold y volviéndose metaestable. Para un solo bit basta un sincronizador de dos biestables en serie. Para varios bits a la vez no sirve de nada: distintos bits pueden caer a lados distintos del flanco, de modo que el receptor ve un valor que nunca existió, y hay que hacer un handshake o usar una FIFO asíncrona con punteros codificados en Gray, donde solo cambia un bit cada vez. Encontrar estos fallos exige un análisis estático dedicado más la inyección aleatoria de retardos.