Clock gating
Una técnica de ahorro de energía que apaga la señal de reloj a las partes de un circuito que no se usan en ese momento. Como el consumo dinámico surge sobre todo cuando los transistores conmutan (con el reloj), se ahorra corriente deteniendo el reloj a los bloques inactivos.
Mecánica: la potencia dinámica de un circuito digital es aproximadamente proporcional a la frecuencia con que conmutan sus transistores, y estos conmutan con el reloj. El clock gating inserta una «compuerta» que puede cortar el reloj a un bloque (una unidad de ejecución, una porción de caché) cuando no hace nada → sin conmutaciones innecesarias, menor consumo, menos calor. Es de grano fino (por bloque, cada ciclo) y casi «gratis», porque el bloque conserva su estado y puede despertarse de inmediato al ciclo siguiente. Se distingue del power gating (que corta la CORRIENTE por completo: ahorra más, pero pierde el estado y tarda más en despertar). El clock gating es una de las técnicas de bajo consumo más básicas y extendidas de todo el diseño digital moderno. Emparentado con el power gating y el DVFS.