CoWoS
Chip-on-Wafer-on-Substrate — TSMCs 2,5D-Advanced-Packaging-Technik. Mehrere Chiplets (GPU-Die plus HBM-Stacks) sitzen auf einem Silizium-Interposer, der ultra-dichte Verbindungen ermöglicht. Der eigentliche Engpass der KI-Chip-Versorgung 2024–2025.
Treibt Nvidias H100/B100/B200 und AMDs MI300X an. Interposer-Größe der neuesten Generation: 80×80 mm, was fortschrittliche Lithografie erfordert. Das Kapazitätsproblem: TSMCs CoWoS-Fabs produzierten 2023 rund 10.000–15.000 Wafer pro Monat — vollständig von Nvidia gebucht. Ausbau auf über 25.000 in 2024–2025. Kosten: über 5000 US-Dollar zusätzliche Packaging-Kosten pro Chip, oben auf die reinen Die-Kosten. Konkurrenten: Intels Foveros (3D), Samsungs X-Cube. Die Erkenntnis der modernen KI-Lieferkette: Nicht die Wafer-Fertigung ist der Engpass, sondern das Packaging. TSMC baut zwei neue CoWoS-Fabs (Investition von 30 Milliarden US-Dollar) — Entspannung ab 2026.