Clock-Domain-Crossing CDC
Ein Signal, das zwischen zwei Schaltungsteilen wechselt, die von unabhängigen Takten gesteuert werden. Eine der wenigen Fehlerklassen, die in gewöhnlicher Simulation nie auffällt.
Da die Taktflanken in keinem festen Verhältnis zueinander stehen, wird das empfangende Flipflop früher oder später genau dann abgetastet, wenn sich sein Eingang ändert — das verletzt Setup- und Hold-Zeiten und macht es metastabil. Für ein einzelnes Bit reicht ein Synchronisierer aus zwei hintereinandergeschalteten Flipflops. Bei mehreren Bits gleichzeitig hilft das gar nichts — verschiedene Bits können auf verschiedenen Seiten der Flanke landen, sodass der Empfänger einen Wert sieht, der nie existiert hat —, und man muss entweder handshaken oder eine asynchrone FIFO mit Gray-codierten Zeigern verwenden, bei der sich immer nur ein Bit ändert. Solche Fehler lassen sich nur mit dedizierter statischer Analyse plus zufälliger Verzögerungsinjektion aufspüren.