Pipeline stall (bolha)
Quando o pipeline da CPU é forçado a parar porque uma instrução não pode prosseguir — está esperando dados, um recurso ou o resultado de um desvio. A lacuna que sobra se chama "bolha" e representa ciclos de clock desperdiçados.
Causas (hazards): hazard de dados (a instrução precisa de um resultado que a anterior ainda não produziu), hazard estrutural (duas instruções querem o mesmo recurso de hardware ao mesmo tempo), hazard de controle (não se sabe qual é a próxima instrução até o desvio ser resolvido) e — o mais caro — o cache miss (esperar centenas de ciclos pela memória). Um stall se propaga: as instruções de trás também precisam esperar, e o pipeline se enche de bolhas. Contramedidas: forwarding/bypass (enviar resultados direto entre estágios), execução fora de ordem (achar outro trabalho durante a espera), predição de desvios (chutar em vez de esperar) e prefetching. Minimizar stalls é o ponto central de boa parte do design moderno de CPUs.