SystemVerilog
Rozszerzenie, które zamieniło Verilog w język zarówno projektowania, jak i weryfikacji. W praktyce dwa różne języki, które dzielą rozszerzenie pliku.
Część projektowa jest skromna, ale wartościowa: ostrzejsze typy, struktury spakowane i wyliczenia oraz bloki takie jak always_ff i always_comb, w których deklaruje się intencję, by narzędzie mogło zaprotestować, gdy kod jej nie odpowiada. Interfejsy pozwalają grupować powiązane sygnały zamiast wyliczać je w nagłówku każdego modułu. Część weryfikacyjna jest znacznie większa i obiektowa — klasy, dziedziczenie, losowe generowanie bodźców z ograniczeniami, pomiar pokrycia funkcjonalnego i asercje właściwości — i na niej opiera się całe UVM. Podział jest tak wyraźny, że projektanci i inżynierowie weryfikacji pracują w osobnych podzbiorach i często mają kłopot z czytaniem swojego kodu.