Pipeline stall (bolla)
Il momento in cui la pipeline della CPU è costretta a fermarsi perché un'istruzione non può proseguire: attende dati, una risorsa o l'esito di un salto. Il vuoto che ne risulta si chiama «bolla» e rappresenta cicli di clock sprecati.
Le cause (hazard): data hazard (un'istruzione ha bisogno di un risultato che la precedente non ha ancora prodotto), structural hazard (due istruzioni vogliono la stessa risorsa hardware nello stesso momento), control hazard (non si sa quale sia l'istruzione successiva finché un salto non è risolto) e, la più costosa, la cache miss (centinaia di cicli di attesa per la memoria). Uno stallo si propaga: anche le istruzioni dietro devono attendere e la pipeline si riempie di bolle. Contromisure: forwarding/bypass (inviare i risultati direttamente tra gli stadi), esecuzione fuori ordine (trovare altro lavoro durante l'attesa), predizione dei salti (tirare a indovinare invece di aspettare) e prefetching. Ridurre gli stalli è lo scopo di gran parte della progettazione moderna delle CPU.