Hiérarchie de caches Cache hierarchy
Les niveaux de cache empilés, toujours plus grands mais toujours plus lents, entre le cœur du processeur et la mémoire principale (RAM). Chaque niveau est un compromis entre taille et vitesse, conçu pour combler le gouffre entre la vitesse du processeur et celle de la mémoire.
Le problème (le « mur de la mémoire ») : le CPU est des ordres de grandeur plus rapide que la RAM — sans cache, il attendrait sans cesse des centaines de cycles ses données. La solution est une pyramide de niveaux : les registres (les plus rapides, les plus petits), le L1 (quelques ko par cœur, ~4 cycles), le L2 (de centaines de ko à quelques Mo, ~12 cycles), le L3 (des dizaines de Mo, partagé entre cœurs, ~40 cycles), puis la RAM (des centaines de cycles).
L'idée repose sur la localité : les programmes réutilisent volontiers les données récentes (temporelle) et celles qui sont voisines (spatiale), si bien qu'un petit cache rapide attrape la plupart des accès. Chaque niveau est un choix de conception : taille, associativité, inclusif ou exclusif, mode de partage. Le cache est souvent le facteur le plus important pour les performances réelles, et le socle de toute la gestion moderne de la mémoire.