Matriz de buses
La interconexión en cruz dentro de un microcontrolador que permite a la CPU y a los controladores DMA acceder a memorias distintas a la vez, en lugar de turnarse en un único bus.
Un bus simple tiene un solo dueño a la vez: mientras el DMA copia, la CPU espera, el clásico robo de ciclos. Una matriz de buses, en terminología de Arm un AHB multicapa, da a cada maestro su propio camino hacia cada esclavo. El bus de instrucciones del núcleo puede leer de flash mientras su bus de datos lee SRAM y dos controladores DMA escriben en periféricos, todo en el mismo ciclo de reloj.
Solo hay conflicto cuando dos maestros quieren el mismo esclavo, y entonces decide un árbitro, normalmente por turno rotatorio. Por eso los fabricantes dividen la SRAM en varios bloques con puertos separados: con la ubicación adecuada en el script del enlazador, DMA y CPU nunca se pelean por la misma memoria. El diagrama de bloques del manual de referencia, con sus flechas y cruces, decide si un requisito de tiempo real se puede cumplir, no la frecuencia de reloj de la portada.